Come ti accennavo, nello squadrare una sinusoide a 44.1 kHz corri il rischio di introdurre molto jitter.
Mi pare di avere risolto il problema in maniera accettabile.
Piccola spiegazione della frase di cui sopra: il clock originario dei sistemi DAC è molte volte superiore al clock di conversione (qui 44,1 KHz); nel mio caso è superiore di ben 256 volte, ed è un clock "pulito", cioè relativamente esente da jitter.
La divisione del clock originario per 256 volte per ottenere i 44,1 KHz canonici, è normalmente effettuata con multivibratori astabili integrati (detti comunemente
flip-flop).
Ogni
flip-flop commuta il suo stato in corrispondenza di un livello di tensione, che può variare istantaneamente per varie cause; ciò provoca incertezza nel tempo di commutazione,incertezza comunemente chiamata
jitter.
Se io metto in cascata 8 flip-flop (ognuno divide per 2 e quindi 2^8=256) vado a cumulare un
jitter elevato ad un segnale originariamente pulito e questo non è un bene.
Qual è la soluzione (spero): utilizzare un circuito in cui la commutazione di stato avviene sempre e solo sul fronte dell'onda del clock originario a basso
jitter e utilizzare i divisori "rumorosi" solo per aprire delle finestre temporali di lunghezza indeterminata (ma che non influisce sul tempo di commutazione)
per dare inizio all'operazione di commutazione. Il circuito in questione è un misto di elettronica digitale e lineare e spero che dia i risultati voluti (in teoria funziona).
Superfluo accennare al fatto che tutti i circuiti presenti in rete, che utilizzano una configurazione simile alla mia (anche quelli più famosi), non tengono assolutamente in conto questo problema, anzi aggiungono anche
skew (leggero offset di disincronizzazione di un clock sincrono) al
jitter; che tutti questi autori sappiano qualcosa che io non so ?!
Certo, sarebbero
forse bastati quattro ic Cypress, per risolvere questo problema, ma questi ic sono introvabili, almeno nella versione SOIC, maneggiabile per i prototipi...
Ciao.
Paolo
